IP Core host CoaXPress
IP Core CoaXPress Host per FPGA
- Compatibile con AMD Serie 7 (e successive)
- Compatibile con dispositivi Altera Cyclone 10 (e successivi)
- Compatto
- Personalizzabile
- Supporto velocità da 1 Gbps a 100 Gbps
- Fornito come progetto di riferimento funzionante
Architettura
CoaXPress (CXP) è un protocollo di comunicazione standard per applicazioni di visione basato su cavi coassiali ampiamente utilizzati. Consente un facile collegamento tra telecamere e frame grabber o processori integrati e supporta lo standard software GenICam. Sensor to Image offre una serie di IP Cores e un framework di sviluppo per costruire ricevitori basati su FPGA utilizzando l'interfaccia CoaXPress. A causa della velocità di CXP, i ricevitori richiedono un'implementazione veloce basata su FPGA del core CXP, utilizzando ricetrasmettitori integrati. Il core CXP Host è compatibile con i dispositivi AMD e Altera.
Utilizzo delle risorse
Scarica l'utilizzo delle risorseVantaggi
Kit di sviluppo per visione artificiale MVDK per CoaXPress
Il kit di sviluppo Sensor to Image MVDK è una piattaforma di valutazione flessibile per applicazioni di visione artificiale. Supporta progetti di riferimento host e dispositivi CoaXPress per vari moduli FPGA Enclustra con FPGA Altera e AMD.
CoaXPress su fibra ottica
È disponibile un CoaXPress-over-Fiber-Bridge-IP-Core separato per funzionare con cavi in fibra ottica, per distanze maggiori, velocità più elevate o in ambienti più difficili.
Progetto di riferimento fornito
Progetto di riferimento completamente funzionante: le soluzioni FPGA di S2I vengono fornite come progetto di riferimento autonomo e completamente funzionante, che gira su una piattaforma comune concordata insieme agli IP Cores FPGA. Questo riduce al minimo i tempi di sviluppo e garantisce prestazioni eccellenti con un ingombro ridotto, lasciando al contempo sufficiente flessibilità per personalizzare il progetto. I core Sensor to Image sono compatti e lasciano spazio sufficiente nell'FPGA per la vostra applicazione.
CPU integrata FPGA
Una CPU integrata FPGA (MicroBlaze, NIOS, ARM, Risc V) viene utilizzata per diverse attività di controllo e configurazione non critiche in termini di tempo con il core CXP-Device/Host. Questo software è scritto in C e può essere facilmente esteso dal cliente.
Progettazione di alto livello
Il primo componente dell'IP Core è il Top Level Design. Si tratta di un'interfaccia tra l'hardware esterno (imager, sensori, CXP PHY) e l'elaborazione interna dei dati FPGA. Forniamo questo modulo come codice sorgente VHDL che può essere adattato all'hardware personalizzato.
Decompositore di pacchetti CXP
L'interfaccia di controllo CXP invia e riceve tutti i dati del canale di controllo CXP. La telecamera CXP esterna è controllata tramite questo canale. L'interfaccia di streaming CXP decodifica tutti i dati provenienti dalla telecamera e li trasmette come flusso AXI. Questo flusso può essere utilizzato per ulteriori elaborazioni. Il CXP Packet De Composer comunica con il controller del livello di trasporto CXP, che implementa l'interfaccia ad alta velocità con i ricetrasmettitori FPGA. L'IP Core è disponibile con percorsi dati a 32 o 64 bit per un rapporto risorse-prestazioni ottimale. Il percorso dati a 64 bit rende l'IP pronto per CXP-25.
Modulo di elaborazione dei flussi
Come esempio per l'elaborazione video, il progetto di riferimento è dotato di una semplice unità di visualizzazione o di un modulo di controllo dei modelli, che dimostra l'uso dell'uscita del flusso video dell'unità CXP Packet De Composer.
Estensioni dell'interfaccia FMC
Per ampliare le funzionalità delle varie schede di riferimento, abbiamo progettato delle schede FMC (FPGA Mezzanine Cards) che forniscono interfacce aggiuntive. Forniamo schede per hardware compatibile con CXP-6 e CXP-12 con chipset Microchip o Macom.