IP Core del dispositivo CoaXPress
IP Core del dispositivo CoaXPress per FPGA
- Compatibile con AMD serie 7 (e successive)
- Compatibile con dispositivi Altera Cyclone 10 (e successivi)
- Compatibile con Microchip PolarFire
- Compatto
- Personalizzabile
- Supporta velocità da 1 Gbps a 100 Gbps
- Fornito come progetto di riferimento funzionante
Architettura
CoaXPress (CXP) è un protocollo di comunicazione standard per applicazioni di visione basato su cavi coassiali ampiamente utilizzati. Consente un facile collegamento tra telecamere e frame grabber e supporta lo standard software GenICam. Sensor to Image offre una serie di IP Cores e un framework di sviluppo per costruire trasmettitori basati su FPGA utilizzando l'interfaccia CoaXPress. A causa della velocità di CXP, i mittenti richiedono un'implementazione veloce basata su FPGA del core CXP, utilizzando ricetrasmettitori integrati. I core CXP sono compatibili con i dispositivi AMD serie 7 (e successivi), i dispositivi Altera Cyclone 10 (e successivi) e la serie Microchip PolarFire.
Utilizzo delle risorse
Scarica l'utilizzo delle risorseVantaggi
Kit di sviluppo per visione artificiale MVDK per CoaXPress
Il kit di sviluppo Sensor to Image MVDK è una piattaforma di valutazione flessibile per applicazioni di visione artificiale. Supporta progetti di riferimento host e dispositivi CoaXPress per vari moduli FPGA Enclustra con FPGA Altera e AMD.
CoaXPress su fibra ottica
È disponibile un CoaXPress-over-Fiber-Bridge-IP-Core separato per funzionare con cavi in fibra ottica, per distanze maggiori, velocità più elevate o in ambienti più difficili.
Integrazione perfetta con i frame grabber Coaxlink
Ottimo supporto da parte dei frame grabber Coaxlink. Lo strumento Memento integrato è di grande aiuto durante il debug.
Progetto di riferimento fornito
Progetto di riferimento completamente funzionante: le soluzioni FPGA di S2I vengono fornite come progetto di riferimento autonomo e completamente funzionante, che gira su una piattaforma comune concordata insieme agli IP Cores FPGA. Questo riduce al minimo i tempi di sviluppo e garantisce prestazioni eccellenti con un ingombro ridotto, lasciando al contempo sufficiente flessibilità per personalizzare il progetto. I core Sensor to Image sono compatti e lasciano spazio sufficiente nell'FPGA per la vostra applicazione.
Progettazione di alto livello
Il primo componente dell'IP Core è il Top Level Design. Si tratta di un'interfaccia tra l'hardware esterno (imager, sensori, CXP PHY) e l'elaborazione dei dati interna dell'FPGA. Forniamo questo modulo come codice sorgente VHDL che può essere adattato all'hardware personalizzato.
CPU integrata FPGA
Una CPU integrata FPGA (MicroBlaze, NIOS, ARM, Risc V) viene utilizzata per diverse attività di controllo e configurazione non critiche in termini di tempo con il core CXP-Device/Host. Questo software è scritto in C e può essere facilmente esteso dal cliente.
Modulo di acquisizione video
Il modulo di acquisizione video del progetto di riferimento simula una telecamera con un generatore di pattern di prova. Questo modulo viene fornito come codice sorgente VHDL, che deve essere sostituito da un'interfaccia sensore e da una logica di elaborazione dei pixel nel progetto finale della telecamera.
Configurazione personalizzata
Alcune parti del progetto vengono fornite solo come file binari (ad esempio la libreria del protocollo di controllo CXP), mentre altre parti vengono fornite come codice sorgente. Il framework di progettazione include tutti i file di progettazione e i core necessari, i file di progetto Vivado o Quartus. È configurato come un sistema di telecamere CXP con un generatore di pattern di test configurabile. Questo sistema viene fornito come progetto di riferimento per una scheda di valutazione standard. Il progetto di riferimento utilizza gli strumenti di sviluppo AMD o Altera (non inclusi nella fornitura).
Estensioni dell'interfaccia FMC
Per ampliare le funzionalità delle varie schede di riferimento, abbiamo progettato delle schede FMC (FPGA Mezzanine Cards) che forniscono interfacce aggiuntive. Forniamo schede per hardware compatibile con CXP-6 e CXP-12 con chipset Microchip o Macom.
Compositore di pacchetti CXP
L'interfaccia CXP Streaming riceve tutti i dati dall'uscita del sensore video al CXP PHY. Raggiunge la massima velocità sul canale di streaming secondo le specifiche CXP. L'interfaccia di controllo CXP riceve e invia tutti i dati dal canale di controllo CXP, da e verso il CXP PHY, e implementa il canale di controllo secondo le specifiche CXP. Il CXP Packet Composer invia tutti i dati al controller del livello di trasporto CXP, che implementa l'interfaccia ad alta velocità ai ricetrasmettitori FPGA. IP disponibile con percorso dati a 32 o 64 bit per il miglior rapporto risorse-prestazioni.