IP Core IMX Pregius
IP Core per sensori di immagine Sub-LVDS Sony Pregius
- Blocco di lettura e decodifica Sub-LVDS
- Modulo di configurazione sensori basato su SPI
- Libreria software per la configurazione dei sensori
- Modalità di lettura a funzionamento libero o attivata
Architettura
IMX Pregius di Sony è una serie di sensori di immagine CMOS di alta qualità ampiamente utilizzati. L'IP Core IMX Pregius di Allied Vision Schongau supporta questi sensori ed è in grado sia di leggere i loro dati che di controllarli. Viene fornito come progetto di riferimento completamente funzionante che gira su una piattaforma di consegna comune concordata insieme a un modulo FMC compatibile con MVDK di Allied Vision Schongau e kit di valutazione FPGA standard. Insieme, forniscono un modo semplice per progettare una telecamera.
Utilizzo delle risorse
Vantaggi
MVDK con scheda di interfaccia IMX Pregius
Generatore di trigger
Il sensore IMX può essere utilizzato in modalità libera o in modalità slave utilizzando il generatore di temporizzazione e trigger dell'IP Core. Un'interfaccia di controllo basata su SPI consente la configurazione del sensore, seguendo la corretta temporizzazione di configurazione.
Registri di controllo
La funzionalità dell'IP Core viene configurata tramite parametri in fase di compilazione oppure tramite registri di controllo che utilizzano un'interfaccia AXI-Lite in fase di esecuzione. Una libreria software C configura il sensore e l'IP Core.
Progetto di riferimento fornito
L'IP Core viene fornito con un progetto di riferimento completo con interfaccia GigE Vision, inclusa una scheda FMC (FPGA Mezzanine Card), che costituisce l'interfaccia tra il sensore e una scheda di valutazione FPGA standard. Il modulo FMC è conforme allo standard FMC-LPC ed esegue tutti gli adattamenti di potenza e livello richiesti dal sensore CMOS IMX. A seconda del modello di licenza, l'IP Core può essere fornito come VHDL crittografato o come codice sorgente VHDL. È inclusa una libreria software per configurare il sensore.
Ricevitore e deserializzatore SubLVDS
Il blocco SubLVDS Receiver and Deserializer è collegato ai pin di uscita del sensore e utilizza le celle IO FPGA per deserializzare il flusso di immagini. Questo blocco è altamente dipendente dall'FPGA e attualmente limitato agli FPGA AMD. Il flusso video parallelo può essere ritagliato e viene presentato in un formato simile a Camera Link per ulteriori elaborazioni.